`timescale 1ns / 1ps

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// Company: 
// Engineer: 
// 
// Create Date:    11:00:13 11/11/2011 
// Design Name: 
// Module Name:    cal_unit 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
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module cal_unit(
    input[31:0]  din_row,
    input[31:0]  din_col,
    input        clk,
    output[31:0] dout
    );

reg[63:0] out_buff;

always @(negedge clk) begin
    out_buff <= din_row * din_col;
end

assign dout = out_buff[31:0];

endmodule
